ROSALBA LIGUORI | ELETTRONICA DIGITALE

cod. 0612400031

ELETTRONICA DIGITALE

	0612400031
	DIPARTIMENTO DI INGEGNERIA INDUSTRIALE
	CORSO DI LAUREA
	INGEGNERIA ELETTRONICA
	2020/2021

PERCORSO COMUNE

	OBBLIGATORIO
	ANNO CORSO 2
	ANNO ORDINAMENTO 2018
	SECONDO SEMESTRE

MODULI

	SSD	CFU	ORE	ATTIVITÀ	TIPO DI ATTIVITÁ FORMATIVA
	ING-INF/01	9	90	LEZIONE	CARATTERIZZANTE

DOCENTI

	GIAN DOMENICO LICCIARDO T Curriculum
	ROSALBA LIGUORI Curriculum

	Obiettivi
	IL CORSO INTENDE DOTARE L’ALLIEVO DELLE CONOSCENZE DI BASE DELL’ELETTRONICA DIGITALE. SONO ANALIZZATI LA STRUTTURA ED IL FUNZIONAMENTO DELLE PORTE LOGICHE ELEMENTARI, SIA IN TECNOLOGIA MOS CHE IN TECNOLOGIA BIPOLARE. A TAL FINE IL CORSO PREVEDE UNA PARTE METODOLOGICA ED UNA APPLICATIVA. LA PARTE METODOLOGICA È DEDICATA ALLA STUDIO DEGLI ASPETTI PIÙ IMPORTANTI DEL FUNZIONAMENTO DEI CIRCUITI, TRAMITE MODELLI ANALITICI AL FINE DI RICAVARE I PARAMETRI PIÙ SIGNIFICATIVI DELLE LOGICHE DIGITALI. LA PARTE APPLICATIVA È DEDICATA ALLO SVOLGIMENTO DI ESERCITAZIONI ASSISTITE DAL CALCOLATORE AL FINE DI ACQUISIRE LE CONOSCENZE DI BASE DEL SIMULATORE CIRCUITALI SPICE E DEI LAYOUT EDITOR. CONOSCENZE E CAPACITÀ DI COMPRENSIONE. COMPRENSIONE DEL FUNZIONAMENTO DEI CIRCUITI LOGICI E DEI MODELLI PER LA STIMA DELLE LORO PRESTAZIONI. CONOSCENZA DELLE METODOLOGIE DI PROGETTO DELLE LOGICHE CMOS STATICHE. CONOSCENZA DEI CAD TOOL PER LA PROGETTAZIONE, LA SINTESI ED IL TEST, ASSISTITI DAL CALCOLATORE, DI CIRCUITI INTEGRATI. CONOSCENZA E CAPACITÀ DI COMPRENSIONE APPLICATE ESSERE IN GRADO DI ANALIZZARE IL FUNZIONAMENTO DI CIRCUITI LOGICI. ESSERE IN GRADO DI PROGETTARE UN CIRCUITO IN LOGICA CMOS DI BASSA E MEDIA COMPLESSITÀ CON TECNICHE SEMI-CUSTOM E FULL-CUSTOM. SAPER REALIZZARE IL LAYOUT DI CIRCUITI CMOS DI BASSA E MEDIA COMPLESSITÀ. ESSERE IN GRADO DI UTILIZZARE TOOLS PER IMPLEMENTARE E TESTARE CIRCUITI LOGICI. AUTONOMIA DI GIUDIZIO SAPER SCEGLIERE LA FAMIGLIA LOGICA CHE MEGLIO SODDISFA LE SPECIFICHE ASSEGNATE. SAPER APPROCCIARE IL PROGETTO DI SEMPLICI FUNZIONI LOGICHE. SAPER SCEGLIERE I TOOL PIÙ OPPORTUNI PER REALIZZARE UN PROGETTO ASSEGNATO. ABILITÀ COMUNICATIVE SAPER LAVORARE IN GRUPPO. SAPER ESPORRE ORALMENTE ED IN FORMA SCRITTA UN ARGOMENTO LEGATO AI SISTEMI DIGITALI A LARGA SCALA D’INTEGRAZIONE. SAPER RELAZIONARE IN FORMA SCRITTA E ORALE SU UN PROGETTO REALIZZATO. CAPACITÀ DI APPRENDERE (LEARNING SKILLS) SAPER APPLICARE LE CONOSCENZE ACQUISITE A CONTESTI DIFFERENTI DA QUELLI PRESENTATI DURANTE IL CORSO. SAPER APPROFONDIRE GLI ARGOMENTI TRATTATI USANDO MATERIALI DIVERSI DA QUELLI PROPOSTI

IL CORSO INTENDE DOTARE L’ALLIEVO DELLE CONOSCENZE DI BASE DELL’ELETTRONICA DIGITALE. SONO ANALIZZATI LA STRUTTURA ED IL FUNZIONAMENTO DELLE PORTE LOGICHE ELEMENTARI, SIA IN TECNOLOGIA MOS CHE IN TECNOLOGIA BIPOLARE. A TAL FINE IL CORSO PREVEDE UNA PARTE METODOLOGICA ED UNA APPLICATIVA. LA PARTE METODOLOGICA È DEDICATA ALLA STUDIO DEGLI ASPETTI PIÙ IMPORTANTI DEL FUNZIONAMENTO DEI CIRCUITI, TRAMITE MODELLI ANALITICI AL FINE DI RICAVARE I PARAMETRI PIÙ SIGNIFICATIVI DELLE LOGICHE DIGITALI. LA PARTE APPLICATIVA È DEDICATA ALLO SVOLGIMENTO DI ESERCITAZIONI ASSISTITE DAL CALCOLATORE AL FINE DI ACQUISIRE LE CONOSCENZE DI BASE DEL SIMULATORE CIRCUITALI SPICE E DEI LAYOUT EDITOR.

CONOSCENZE E CAPACITÀ DI COMPRENSIONE.
COMPRENSIONE DEL FUNZIONAMENTO DEI CIRCUITI LOGICI E DEI MODELLI PER LA STIMA DELLE LORO PRESTAZIONI. CONOSCENZA DELLE METODOLOGIE DI PROGETTO DELLE LOGICHE CMOS STATICHE. CONOSCENZA DEI CAD TOOL PER LA PROGETTAZIONE, LA SINTESI ED IL TEST, ASSISTITI DAL CALCOLATORE, DI CIRCUITI INTEGRATI.

CONOSCENZA E CAPACITÀ DI COMPRENSIONE APPLICATE
ESSERE IN GRADO DI ANALIZZARE IL FUNZIONAMENTO DI CIRCUITI LOGICI. ESSERE IN GRADO DI PROGETTARE UN CIRCUITO IN LOGICA CMOS DI BASSA E MEDIA COMPLESSITÀ CON TECNICHE SEMI-CUSTOM E FULL-CUSTOM. SAPER REALIZZARE IL LAYOUT DI CIRCUITI CMOS DI BASSA E MEDIA COMPLESSITÀ. ESSERE IN GRADO DI UTILIZZARE TOOLS PER IMPLEMENTARE E TESTARE CIRCUITI LOGICI.

AUTONOMIA DI GIUDIZIO
SAPER SCEGLIERE LA FAMIGLIA LOGICA CHE MEGLIO SODDISFA LE SPECIFICHE ASSEGNATE. SAPER APPROCCIARE IL PROGETTO DI SEMPLICI FUNZIONI LOGICHE. SAPER SCEGLIERE I TOOL PIÙ OPPORTUNI PER REALIZZARE UN PROGETTO ASSEGNATO.

ABILITÀ COMUNICATIVE
SAPER LAVORARE IN GRUPPO. SAPER ESPORRE ORALMENTE ED IN FORMA SCRITTA UN ARGOMENTO LEGATO AI SISTEMI DIGITALI A LARGA SCALA D’INTEGRAZIONE. SAPER RELAZIONARE IN FORMA SCRITTA E ORALE SU UN PROGETTO REALIZZATO.

CAPACITÀ DI APPRENDERE (LEARNING SKILLS)
SAPER APPLICARE LE CONOSCENZE ACQUISITE A CONTESTI DIFFERENTI DA QUELLI PRESENTATI DURANTE IL CORSO. SAPER APPROFONDIRE GLI ARGOMENTI TRATTATI USANDO MATERIALI DIVERSI DA QUELLI PROPOSTI

	Prerequisiti
	SONO RICHIESTE CONOSCENZE INERENTI: -PER IL PROFICUO RAGGIUNGIMENTO DEGLI OBIETTIVI PREFISSATI ALLO STUDENTE SONO RICHIESTE CONOSCENZE DEI FONDAMENTI DELL’ELETTRONICA.

	Contenuti
	CARATTERISTICHE GENERALI DELLE FAMIGLIE LOGICHE (ORE LEZ. 4; ORE ESERC. 0) CARATTERISTICHE STATICHE; CARATTERISTICHE DINAMICHE; FAN-IN, FAN-OUT, LIVELLO D’INTEGRAZIONE. CENNI SULLE PORTE LOGICHE IN TECNOLOGIA BIPOLARE (ORE LEZ. 4; ORE ESERC. 0) LA FAMIGLIA LOGICA TTL, CIRCUITI WIRED AND E OPEN-COLLECTOR. FAMIGLIA LOGICA CML ED ECL, CIRCUITI DI INTERFACCIA. PORTE LOGICHE IN TECNOLOGIA MOS (ORE LEZ. 16; ORE ESERC. 6) PRESTAZIONI STATICHE E DINAMICHE DELLE FAMIGLIE LOGICHE NMOS, PORTA MOS CON CARICO RESISTIVO, EEMOS, EDMOS, ESPANSIONI LOGICHE, PRESTAZIONI DELLA FAMIGLIA LOGICA CMOS. PROGETTAZIONE LOGICA (ORE LEZ. 5; ORE ESERC. 0) CENNI SULL’ALGEBRA DI BOOLE ; FLUSSO DI PROGETTO FULL-CUSTOM E SEMI-CUSTOM. TABELLE DI VERITÀ E MINIMIZZAZIONE DI FUNZIONI BINARIE; PORTE LOGICHE CMOS COMPLESSE; PORTE DI TRASMISSIONE. PROGETTAZIONE FISICA (ORE LEZ. 10; ORE ESERC. 4: ORE LAB 5) MODELLO SWITCH-LEVEL DEL MOSFET; PARAMETRI PARASSITI; STIMA DEI RITARDI E DELLA POTENZA DISSIPATA DI UN CIRCUITO CMOS. CIRCUITI SEQUENZIALI (ORE LEZ. 10; ORE ESERC. 4: ORE LAB 5) PRINCIPIO DI FUNZIONAMENTO BISTABILE; LATCH, PRINCIPIO DI FUNZIONAMNETO; LATCH S-R, LATCH S-R SINCRONO; LATCH J-K, D-LATCH STATICO E DINAMICO. FLIP-FLOP MASTER-SLAVE DI TIPO D STATICO E DINAMICO; TRUE SINGLE PHASE OF CLOCK FLIP-FLOP. CALCOLO DEI TEMPI DI SET-UP, HOLD, TCQ E TDQ. PROBLEMI DI OVERLAP TRA LE FASI DI CLOCK. FSM (ORE LEZ. 4; ORE ESERC. 3: ORE LAB 0) STRUTTURA DI UNA MACCHINA A STATI FINITI; CONSTRAINS SUI TEMPI DI HOLD E DI SET-UP; ESMPI APPLICATIVI. REALIZZAZIONE E SIMULAZIONE DI LAYOUT (ORE LEZ. 5; ORE ESERC. 0: ORE LAB 5) INTRODUZIONE AL PROCESSO DI FABBRICAZIONE CMOS; DESIGN RULES; UTILIZZO DI UN LAYOUT EDITOR; DESIGN-RULE CHECKER; CELLE STANDARD; TRANSISTOR CHAINING E TECNICHE DI INTEGRAZIONE. APPLICAZIONI. SPICE; STRUTTURA DI UN FILE DI INPUT; PRINCIPALI COMANDI; MODELLO SPICE DEL MOSFET E DEL BJT. SIMULAZIONI DI ESEMPIO.

Contenuti

CARATTERISTICHE GENERALI DELLE FAMIGLIE LOGICHE (ORE LEZ. 4; ORE ESERC. 0)
CARATTERISTICHE STATICHE; CARATTERISTICHE DINAMICHE; FAN-IN, FAN-OUT, LIVELLO D’INTEGRAZIONE.

CENNI SULLE PORTE LOGICHE IN TECNOLOGIA BIPOLARE (ORE LEZ. 4; ORE ESERC. 0)
LA FAMIGLIA LOGICA TTL, CIRCUITI WIRED AND E OPEN-COLLECTOR. FAMIGLIA LOGICA CML ED ECL, CIRCUITI DI INTERFACCIA.

PORTE LOGICHE IN TECNOLOGIA MOS (ORE LEZ. 16; ORE ESERC. 6)
PRESTAZIONI STATICHE E DINAMICHE DELLE FAMIGLIE LOGICHE NMOS, PORTA MOS CON CARICO RESISTIVO, EEMOS, EDMOS, ESPANSIONI LOGICHE, PRESTAZIONI DELLA FAMIGLIA LOGICA CMOS.

PROGETTAZIONE LOGICA (ORE LEZ. 5; ORE ESERC. 0)
CENNI SULL’ALGEBRA DI BOOLE ; FLUSSO DI PROGETTO FULL-CUSTOM E SEMI-CUSTOM. TABELLE DI VERITÀ E MINIMIZZAZIONE DI FUNZIONI BINARIE; PORTE LOGICHE CMOS COMPLESSE; PORTE DI TRASMISSIONE.

PROGETTAZIONE FISICA (ORE LEZ. 10; ORE ESERC. 4: ORE LAB 5)
MODELLO SWITCH-LEVEL DEL MOSFET; PARAMETRI PARASSITI; STIMA DEI RITARDI E DELLA POTENZA DISSIPATA DI UN CIRCUITO CMOS.

CIRCUITI SEQUENZIALI (ORE LEZ. 10; ORE ESERC. 4: ORE LAB 5)
PRINCIPIO DI FUNZIONAMENTO BISTABILE; LATCH, PRINCIPIO DI FUNZIONAMNETO; LATCH S-R, LATCH S-R SINCRONO; LATCH J-K, D-LATCH STATICO E DINAMICO. FLIP-FLOP MASTER-SLAVE DI TIPO D STATICO E DINAMICO; TRUE SINGLE PHASE OF CLOCK FLIP-FLOP. CALCOLO DEI TEMPI DI SET-UP, HOLD, TCQ E TDQ.
PROBLEMI DI OVERLAP TRA LE FASI DI CLOCK.

FSM (ORE LEZ. 4; ORE ESERC. 3: ORE LAB 0)
STRUTTURA DI UNA MACCHINA A STATI FINITI; CONSTRAINS SUI TEMPI DI HOLD E DI SET-UP; ESMPI APPLICATIVI.

REALIZZAZIONE E SIMULAZIONE DI LAYOUT (ORE LEZ. 5; ORE ESERC. 0: ORE LAB 5)
INTRODUZIONE AL PROCESSO DI FABBRICAZIONE CMOS; DESIGN RULES; UTILIZZO DI UN LAYOUT EDITOR; DESIGN-RULE CHECKER; CELLE STANDARD; TRANSISTOR CHAINING E TECNICHE DI INTEGRAZIONE. APPLICAZIONI.
SPICE; STRUTTURA DI UN FILE DI INPUT; PRINCIPALI COMANDI; MODELLO SPICE DEL MOSFET E DEL BJT. SIMULAZIONI DI ESEMPIO.

	Metodi Didattici
	L’INSEGNAMENTO PREVEDE L’EROGAZIONE DI LEZIONI TEORICHE, ESERCITAZIONI IN AULA ED ESERCITAZIONI IN LABORATORIO NEL NUMERO DI ORE INDICATE NEI CONTENUTI DEL CORSO.. LE ESERCITAZIONI COINVOLGONO LE DIVERSE PROBLEMATICHE AFFRONTATE NELLE LEZIONI TEORICHE E SONO STRUTTURATE IN MODO DA FAVORIRE L’APPRENDIMENTO DI TECNICHE E METODI PER LA RISOLUZIONE DEI PROBLEMI DI BASE DELL’ANALISI E SINTESI DIGITALE E DI DISEGNO PRATICO DEL LAYOUT DI CIRCUITI CMOS MEDIANTE SOFTWARE CAD

Metodi Didattici

L’INSEGNAMENTO PREVEDE L’EROGAZIONE DI LEZIONI TEORICHE, ESERCITAZIONI IN AULA ED ESERCITAZIONI IN LABORATORIO NEL NUMERO DI ORE INDICATE NEI CONTENUTI DEL CORSO.. LE ESERCITAZIONI COINVOLGONO LE DIVERSE PROBLEMATICHE AFFRONTATE NELLE LEZIONI TEORICHE E SONO STRUTTURATE IN MODO DA FAVORIRE L’APPRENDIMENTO DI TECNICHE E METODI PER LA RISOLUZIONE DEI PROBLEMI DI BASE DELL’ANALISI E SINTESI DIGITALE E DI DISEGNO PRATICO DEL LAYOUT DI CIRCUITI CMOS MEDIANTE SOFTWARE CAD

	Verifica dell'apprendimento
	LA VALUTAZIONE DEL CORSO SARÀ ESPRESSA IN TRENTESIMI (IL LIVELLO MINIMO DI SUPERAMENTO CORRISPONDE A "18" ED IL MASSIMO A "30 E LODE"). ESSA AVVERRÀ MEDIANTE DUE PROVE DI VERIFICA DISTRIBUITE LUNGO LE ORE DI INSEGNAMENTO ESONERATIVE DELLA PROVA ORALE. LE PROVE CONSISTERANNO NELLO SVOLGIMENTO DI ESERCIZI NUMERICI E DOMANDE TEORICHE SUGLI ARGOMENTI TRATTATI AL CORSO NELLE LEZIONI CHE PRECEDONO LA PROVA. ESSE ARANNO TESE A: 1) VERIFICARE L’APPRENDIMENTO DEGLI ARGOMENTI TRATTATI NELLE ORE DI TEORIA; 2) VERIFICARE LA CAPACITÀ DI ESPOSIZIONE DEGLI ARGOMENTI AFFRONTATI; 4) VERIFICARE L’AUTONOMIA DI GIUDIZIO NEL PROPORRE L’APPROCCIO PIÙ OPPORTUNO PER ARGOMENTARE QUANTO RICHIESTO. AL TERMINE DELLA SECONDA PROVA, SE TUTTE SONO RISULTATE SUFFICIENTI, SI CALCOLERÀ LA MEDIA ARITMETICA DEI RISULTATI CHE GENERERÀ UN VOTO DI PARTENZA. QUESTO POTRÀ ESSERE ACCETTATA DALLO STUDENTE OPPURE MIGLIORATA A RICHIESTA DELLO STUDENTE ATTRAVERSO UNA PROVA ORALE DELLA DURATA DI CIRCA 30 MINUTI CON DOMANDE SULL’INTERO PROGRAMMA. SE UNA DELLE PROVE DOVESSE ESSERE SOTTO LA SUFFICIENZA, LO STUDENTE DOVRÀ NECESSARIAMENTE SOSTENERE UNA VERIFICA ORALE IN CUI DOVRA' DIMOSTRARE DI AVER COLMATO LE LACUNE DELLA PROVA SCRITTA. IL RAGGIUNGIMENTO DELLA SUFFICIENZA PREVEDE CHE LO STUDENTE DIMOSTRI DI SAPER RICONOSCERE ED ANALIZZARE IL FUNZIONAMENTO DI BASE DELLE PORTE LOGICHE PRESENTATE AL CORSO E DI CONOSCERE LE NOZIONI DI BASE DI OGNI MACROARGOMENTO SVOLTO A LEZIONE. IL RAGGIUNGIMENTO DELL'ECCELLENZA AVVIENE ATTRAVERSO UNA PROVA ORALE CHE SEGUE DUE PROVE SCRITTE VALUTATE CON UNA MEDIA ARITMETICA DI ALMENO 28/30, IN CUI LO STUDENTE DIMOSTRA DI AVER RAGGIUNTO UN ELEVATO LIVELLO DI AUTONOMIA NELL'ANALISI DEI CIRCUITI PROPOSTI ANCHE NUOVI RISPETTO A QUELLI MOSTRATI A LEZIONE.

Verifica dell'apprendimento

LA VALUTAZIONE DEL CORSO SARÀ ESPRESSA IN TRENTESIMI (IL LIVELLO MINIMO DI SUPERAMENTO CORRISPONDE A "18" ED IL MASSIMO A "30 E LODE"). ESSA AVVERRÀ MEDIANTE DUE PROVE DI VERIFICA DISTRIBUITE LUNGO LE ORE DI INSEGNAMENTO ESONERATIVE DELLA PROVA ORALE. LE PROVE CONSISTERANNO NELLO SVOLGIMENTO DI ESERCIZI NUMERICI E DOMANDE TEORICHE SUGLI ARGOMENTI TRATTATI AL CORSO NELLE LEZIONI CHE PRECEDONO LA PROVA. ESSE ARANNO TESE A: 1) VERIFICARE L’APPRENDIMENTO DEGLI ARGOMENTI TRATTATI NELLE ORE DI TEORIA; 2) VERIFICARE LA CAPACITÀ DI ESPOSIZIONE DEGLI ARGOMENTI AFFRONTATI; 4) VERIFICARE L’AUTONOMIA DI GIUDIZIO NEL PROPORRE L’APPROCCIO PIÙ OPPORTUNO PER ARGOMENTARE QUANTO RICHIESTO.
AL TERMINE DELLA SECONDA PROVA, SE TUTTE SONO RISULTATE SUFFICIENTI, SI CALCOLERÀ LA MEDIA ARITMETICA DEI RISULTATI CHE GENERERÀ UN VOTO DI PARTENZA. QUESTO POTRÀ ESSERE ACCETTATA DALLO STUDENTE OPPURE MIGLIORATA A RICHIESTA DELLO STUDENTE ATTRAVERSO UNA PROVA ORALE DELLA DURATA DI CIRCA 30 MINUTI CON DOMANDE SULL’INTERO PROGRAMMA. SE UNA DELLE PROVE DOVESSE ESSERE SOTTO LA SUFFICIENZA, LO STUDENTE DOVRÀ NECESSARIAMENTE SOSTENERE UNA VERIFICA ORALE IN CUI DOVRA' DIMOSTRARE DI AVER COLMATO LE LACUNE DELLA PROVA SCRITTA. IL RAGGIUNGIMENTO DELLA SUFFICIENZA PREVEDE CHE LO STUDENTE DIMOSTRI DI SAPER RICONOSCERE ED ANALIZZARE IL FUNZIONAMENTO DI BASE DELLE PORTE LOGICHE PRESENTATE AL CORSO E DI CONOSCERE LE NOZIONI DI BASE DI OGNI MACROARGOMENTO SVOLTO A LEZIONE. IL RAGGIUNGIMENTO DELL'ECCELLENZA AVVIENE ATTRAVERSO UNA PROVA ORALE CHE SEGUE DUE PROVE SCRITTE VALUTATE CON UNA MEDIA ARITMETICA DI ALMENO 28/30, IN CUI LO STUDENTE DIMOSTRA DI AVER RAGGIUNTO UN ELEVATO LIVELLO DI AUTONOMIA NELL'ANALISI DEI CIRCUITI PROPOSTI ANCHE NUOVI RISPETTO A QUELLI MOSTRATI A LEZIONE.

	Testi
	J. P. UYEMURA, “CMOS LOGIC CIRCUITS DESIGN”, KLUWER ACADEMIC PRESS. J. M. RABAEY, A. CHANDRAKASAN, B. NIKOLIC: "CIRCUITI INTEGRATI DIGITALI; L'OTTICA DEL PROGETTISTA." PARSON - PRENTICE HALL. MANUALI DEI TOOL, SLIDE E MATERIALE INTEGRATIVO SARANNO FORNITI DURANTI IL CORSO.

	Altre Informazioni
	C

BETA VERSION Fonte dati ESSE3 [Ultima Sincronizzazione: 2022-05-23]

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