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ELETTRONICA DIGITALE

ROSALBA LIGUORI ELETTRONICA DIGITALE

0612400031
DIPARTIMENTO DI INGEGNERIA INDUSTRIALE
CORSO DI LAUREA
INGEGNERIA ELETTRONICA
2024/2025

OBBLIGATORIO
ANNO CORSO 2
ANNO ORDINAMENTO 2018
SECONDO SEMESTRE
CFUOREATTIVITÀ
990LEZIONE
GIAN DOMENICO LICCIARDO T Curriculum
ROSALBA LIGUORI Curriculum
Obiettivi
IL CORSO INTENDE DOTARE L’ALLIEVO DELLE CONOSCENZE DI BASE DELL’ELETTRONICA DIGITALE. SONO ANALIZZATI LA STRUTTURA ED IL FUNZIONAMENTO DELLE PORTE LOGICHE ELEMENTARI, SIA IN TECNOLOGIA MOS CHE IN TECNOLOGIA BIPOLARE. A TAL FINE IL CORSO PREVEDE UNA PARTE METODOLOGICA ED UNA APPLICATIVA. LA PARTE METODOLOGICA È DEDICATA ALLA STUDIO DEGLI ASPETTI PIÙ IMPORTANTI DEL FUNZIONAMENTO DEI CIRCUITI, TRAMITE MODELLI ANALITICI AL FINE DI RICAVARE I PARAMETRI PIÙ SIGNIFICATIVI DELLE LOGICHE DIGITALI. LA PARTE APPLICATIVA È DEDICATA ALLO SVOLGIMENTO DI ESERCITAZIONI ASSISTITE DAL CALCOLATORE AL FINE DI ACQUISIRE LE CONOSCENZE DI BASE DEL SIMULATORE CIRCUITALI SPICE E DEI LAYOUT EDITOR.

CONOSCENZE E CAPACITÀ DI COMPRENSIONE.
COMPRENSIONE DEL FUNZIONAMENTO DEI CIRCUITI LOGICI E DEI MODELLI PER LA STIMA DELLE LORO PRESTAZIONI. CONOSCENZA DELLE METODOLOGIE DI PROGETTO DELLE LOGICHE CMOS STATICHE. CONOSCENZA DEI CAD TOOL PER LA PROGETTAZIONE, LA SINTESI ED IL TEST, ASSISTITI DAL CALCOLATORE, DI CIRCUITI INTEGRATI.

CONOSCENZA E CAPACITÀ DI COMPRENSIONE APPLICATE
ESSERE IN GRADO DI ANALIZZARE IL FUNZIONAMENTO DI CIRCUITI LOGICI. ESSERE IN GRADO DI PROGETTARE UN CIRCUITO IN LOGICA CMOS DI BASSA E MEDIA COMPLESSITÀ CON TECNICHE SEMI-CUSTOM E FULL-CUSTOM. SAPER REALIZZARE IL LAYOUT DI CIRCUITI CMOS DI BASSA E MEDIA COMPLESSITÀ. ESSERE IN GRADO DI UTILIZZARE TOOLS PER IMPLEMENTARE E TESTARE CIRCUITI LOGICI.

AUTONOMIA DI GIUDIZIO
SAPER SCEGLIERE LA FAMIGLIA LOGICA CHE MEGLIO SODDISFA LE SPECIFICHE ASSEGNATE. SAPER APPROCCIARE IL PROGETTO DI SEMPLICI FUNZIONI LOGICHE. SAPER SCEGLIERE I TOOL PIÙ OPPORTUNI PER REALIZZARE UN PROGETTO ASSEGNATO.

ABILITÀ COMUNICATIVE
SAPER LAVORARE IN GRUPPO. SAPER ESPORRE ORALMENTE ED IN FORMA SCRITTA UN ARGOMENTO LEGATO AI SISTEMI DIGITALI A LARGA SCALA D’INTEGRAZIONE. SAPER RELAZIONARE IN FORMA SCRITTA E ORALE SU UN PROGETTO REALIZZATO.

CAPACITÀ DI APPRENDERE (LEARNING SKILLS)
SAPER APPLICARE LE CONOSCENZE ACQUISITE A CONTESTI DIFFERENTI DA QUELLI PRESENTATI DURANTE IL CORSO. SAPER APPROFONDIRE GLI ARGOMENTI TRATTATI USANDO MATERIALI DIVERSI DA QUELLI PROPOSTI
Prerequisiti
SONO RICHIESTE CONOSCENZE INERENTI:
-PER IL PROFICUO RAGGIUNGIMENTO DEGLI OBIETTIVI PREFISSATI ALLO STUDENTE SONO RICHIESTE CONOSCENZE DEI FONDAMENTI DELL’ELETTRONICA.
Corso propedeutico: Fondamenti di Elettronica
Contenuti
CONCETTI INTRODUTTIVI ALL’ELETTRONICA DIGITALE (ORE LEZ. 6; ORE ESERC. 0)
•DEFINIZIONE DI ELETTRONICA DIGITALE, SEGNALI DIGITALI E LIVELLI DI ASTRAZIONE LOGICA.
•CARATTERISTICHE GENERALI DEI CIRCUITI DIGITALI: IMMUNITÀ AL RUMORE, RIGENERAZIONE DEI SEGNALI,
•MODELLO SPICE DEL MOSFET
•SCALING A CAMPO COSTANTE E TENSIONE COSTANTE; CONCETTO DI INTEGRAZIONE.
•CARATTERISTICHE STATICHE; CARATTERISTICHE DINAMICHE; FAN-IN, FAN-OUT.

PORTE LOGICHE IN TECNOLOGIA NMOS (ORE LEZ. 3; ORE ESERC. 0)
•PORTA LOGICA NMOS CON CARICO RESISTIVO;
•RESISTENZA DI STRATO E RESISTORE INTEGRATO.

PORTE LOGICHE IN TECNOLOGIA CMOS (ORE LEZ. 15; ORE ESERC. 12)
•LOGICA FCMOS: CARATTERISTICHE STATICHE (VTC, MARGINI DI RUMORE, SOGLIA LOGICA).
OCORRENTI DI LEAKAGE E POTENZA DISSIPATA STATICA
OCARATTERISTICHE DINAMICHE: TEMPO DI SWITCHING E RITARDO DI PROPAGAZIONE
OPOTENZA DISSIPATA DINAMICA
•PORTE LOGICHE PSEUDO-NMOS;
OLOGICA CVS
•PORTE LOGICHE PASS-TRANSISTOR (PTLE COMPLEMENTARY PTL):
OESPANSIONE DI SHANNON,
OPASS-TRANSISTOR E PORTE DI TRASMISSIONE.
OMULTIPLEXERS

PROGETTAZIONE LOGICA E FISICA (ORE LEZ. 6; ORE ESERC. 8; ORE LAB 5)
•CENNI SU FLUSSO DI PROGETTO FULL-CUSTOM E SEMI-CUSTOM;
•PORTE LOGICHE CMOS COMPLESSE.
•PARAMETRI PARASSITI; STIMA DEI RITARDI E DELLA POTENZA DISSIPATA DI UN CIRCUITO CMOS.

CIRCUITI SEQUENZIALI (ORE LEZ. 15; ORE ESERC. 4: ORE LAB 5)
•PRINCIPIO DI FUNZIONAMENTO BISTABILE;
•LATCH, PRINCIPIO DI FUNZIONAMENTO; LATCH S-R, LATCH S-R SINCRONO; LATCH J-K, D-LATCH STATICO E DINAMICO.
•FLIP-FLOP MASTER-SLAVE DI TIPO D STATICO E DINAMICO; TRUE SINGLE PHASE OF CLOCK FLIP-FLOP. CALCOLO DEI TEMPI DI SET-UP, HOLD, TCQ E TDQ.
•PROBLEMI DI OVERLAP TRA LE FASI DI CLOCK.

REALIZZAZIONE E SIMULAZIONE DI LAYOUT (ORE LEZ. 6; ORE ESERC. 0: ORE LAB 5)
•INTRODUZIONE AL PROCESSO DI FABBRICAZIONE CMOS;
•DESIGN RULES;
•UTILIZZO DI UN LAYOUT EDITOR;
•TRANSISTOR CHAINING E TECNICHE DI INTEGRAZIONE.
Metodi Didattici
L’INSEGNAMENTO PREVEDE L’EROGAZIONE DI LEZIONI TEORICHE, ESERCITAZIONI IN AULA ED ESERCITAZIONI IN LABORATORIO NEL NUMERO DI ORE INDICATE NEI CONTENUTI DEL CORSO.. LE ESERCITAZIONI COINVOLGONO LE DIVERSE PROBLEMATICHE AFFRONTATE NELLE LEZIONI TEORICHE E SONO STRUTTURATE IN MODO DA FAVORIRE L’APPRENDIMENTO DI TECNICHE E METODI PER LA RISOLUZIONE DEI PROBLEMI DI BASE DELL’ANALISI E SINTESI DIGITALE E DI DISEGNO PRATICO DEL LAYOUT DI CIRCUITI CMOS MEDIANTE SOFTWARE CAD
Verifica dell'apprendimento
LA VALUTAZIONE DEL CORSO SARÀ ESPRESSA IN TRENTESIMI (IL LIVELLO MINIMO DI SUPERAMENTO CORRISPONDE A "18" ED IL MASSIMO A "30 E LODE"). ESSA AVVERRÀ MEDIANTE DUE PROVE DI VERIFICA DISTRIBUITE LUNGO LE ORE DI INSEGNAMENTO ESONERATIVE DELLA PROVA SCRITTA. LE PROVE CONSISTERANNO NELLO SVOLGIMENTO DI ESERCIZI NUMERICI E DOMANDE TEORICHE SUGLI ARGOMENTI TRATTATI AL CORSO NELLE LEZIONI CHE PRECEDONO LA PROVA. ESSE ARANNO TESE A: 1) VERIFICARE L’APPRENDIMENTO DEGLI ARGOMENTI TRATTATI NELLE ORE DI TEORIA; 2) VERIFICARE LA CAPACITÀ DI ESPOSIZIONE DEGLI ARGOMENTI AFFRONTATI; 4) VERIFICARE L’AUTONOMIA DI GIUDIZIO NEL PROPORRE L’APPROCCIO PIÙ OPPORTUNO PER ARGOMENTARE QUANTO RICHIESTO.
AL TERMINE DELLA SECONDA PROVA, SE TUTTE SONO RISULTATE SUFFICIENTI, SI CALCOLERÀ LA MEDIA ARITMETICA DEI RISULTATI CHE GENERERÀ UN VOTO DI PARTENZA. QUESTO SARÀ INTEGRATO DALLA VALUTAZIONE DELLA PROVA ORALE DELLA DURATA DI CIRCA 30 MINUTI CON DOMANDE SULL’INTERO PROGRAMMA. SE UNA DELLE PROVE DOVESSE ESSERE SOTTO LA SUFFICIENZA, LO STUDENTE DOVRÀ NECESSARIAMENTE SOSTENERE UNA VERIFICA ORALE IN CUI DOVRA' DIMOSTRARE DI AVER COLMATO LE LACUNE DELLA PROVA SCRITTA. IL RAGGIUNGIMENTO DELLA SUFFICIENZA PREVEDE CHE LO STUDENTE DIMOSTRI DI SAPER RICONOSCERE ED ANALIZZARE IL FUNZIONAMENTO DI BASE DELLE PORTE LOGICHE PRESENTATE AL CORSO E DI CONOSCERE LE NOZIONI DI BASE DI OGNI MACROARGOMENTO SVOLTO A LEZIONE. IL RAGGIUNGIMENTO DELL'ECCELLENZA AVVIENE ATTRAVERSO UNA PROVA ORALE CHE SEGUE DUE PROVE SCRITTE VALUTATE CON UNA MEDIA ARITMETICA DI ALMENO 28/30, IN CUI LO STUDENTE DIMOSTRA DI AVER RAGGIUNTO UN ELEVATO LIVELLO DI AUTONOMIA NELL'ANALISI DEI CIRCUITI PROPOSTI ANCHE NUOVI RISPETTO A QUELLI MOSTRATI A LEZIONE.

Testi
J. P. UYEMURA, “CMOS LOGIC CIRCUITS DESIGN”, KLUWER ACADEMIC PRESS.

J. M. RABAEY, A. CHANDRAKASAN, B. NIKOLIC: "CIRCUITI INTEGRATI DIGITALI; L'OTTICA DEL PROGETTISTA." PARSON - PRENTICE HALL.


MANUALI DEI TOOL, SLIDE E MATERIALE INTEGRATIVO SARANNO FORNITI DURANTI IL CORSO.
Altre Informazioni
L'INSEGNAMENTO È EROGATO IN LINGUA ITALIANA.
  BETA VERSION Fonte dati ESSE3 [Ultima Sincronizzazione: 2024-11-18]